Layout verification method for semiconductor integrated circuit

半導体集積回路のレイアウト検証方法

Abstract

(57)【要約】 【目的】 半導体集積回路のレイアウト検証において、 機能ブロック内部に本来存在するべきではない機能ブロ ック間配線が存在する設計エラーを、少ない計算時間で 計算する。 【構成】 機能ブロック間配線のデータ層21と機能ブ ロックの外形と等しい矩形の集合であるデータ層22の 積を計算し、データ層23を生成する。データ層23に は本来、データが残らないはずであるが、この場合、配 線が残り、設計エラー24,25,26が発見される。 【効果】 機能ブロック内部のレイアウト検証と、機能 ブロック間配線のレイアウト検証を階層的に短時間で、 かつ完全に行える。
PURPOSE: To calculate a design error where the wiring between functional blocks which should not exist primarily inside the functional blocks is provided quickly in the verification of layout of a semiconductor integrated circuit. CONSTITUTION: The product of a data layer 21 of the wiring between functional blocks and a data layer 22 which is the assembly of rectangles which are equal to the shapes of the functional blocks is calculated to generate a data layer 23. Primarily, no data remains in the data layer 23. In this case, however, the wiring remains and design errors 24, 25, and 26 are found, thus hierarchically verifying the layout of the inside of the function blocks and) that of the wiring between the function blocks quickly and thoroughly. COPYRIGHT: (C)1994,JPO&Japio

Claims

Description

Topics

Download Full PDF Version (Non-Commercial Use)

Patent Citations (0)

    Publication numberPublication dateAssigneeTitle

NO-Patent Citations (0)

    Title

Cited By (0)

    Publication numberPublication dateAssigneeTitle